根据国际器件与系统路线图（IRDS2023）显示，在集成电路逻辑技术领域，互补场效晶体管（CFET）被公认为FinFET和水平GAA之后的新一代晶体管架构。CFET技术创新性地将NMOS与PMOS器件垂直堆叠，彻底改变了传统平面工艺或FinFET/GAA的水平布局模式，从而在更为紧凑的空间内实现更高集成密度和性能优势。
近期，微电子所基于自主研发的垂直沟道技术，成功研制出一种单片集成的互补垂直沟道晶体管结构（CVFET）。该结构采用与CMOS制造工艺完全兼容的双侧面技术，通过精确控制的两步外延工艺分别调控纳米片沟道厚度和栅极长度，实现了n型和p型纳米片晶体管的上下堆叠与自对准一体化集成。
电学性能测试显示，该器件上下层（NMOS/PMOS）的亚阈值摆幅（SS）分别达到69 mV/dec和72 mV/dec，漏致势垒降低（DIBL）分别为12 mV/V和18 mV/V，电流开关比（Ion/Ioff）分别高达3.1×10^6和5.4×10^6。其CMOS反相器成功实现了信号相位反转功能，在1.2 V电源电压（VDD）下，反相器增益达13 V/V；在0.8 V工作电压下，高电平噪声容限（NMH）和低电平噪声容限（NML）分别为0.343 V和0.245 V。
该研究成果以"Complementary Vertical FETs (CVFETs) Enabled by a Novel Dual-Side Process"（DOI. 10.1109/LED.2025.3587989）为题，将于2025年7月正式发表在 IEEE Electron Device Letters期刊上。这项突破性研究获得了国家自然科学基金、中国科学院战略性先导专项（A类）等项目的大力支持。
论文链接：https://ieeexplore.ieee.org/document/11077411
图1：(a) 单片集成CVFET器件结构图； (b) 单片集成CVFET器件的TEM截面图和（c-f）EDX元素分布图
图2：（a）单片集成CVFET器件中NMOS和PMOS器件的Id-Vg转移特性曲线; （b）CVFET反相器电压传输特性；（c）在VDD=0.8 V下，反相器的噪声容限值
表一 CVFET与CFET技术对比
