三星电子近日宣布，已成功突破10纳米级第六代（1c）DRAM制程的良率门槛，良率超过50%，并计划在下半年导入第六代HBM（HBM4）进行量产。这一突破标志着三星在高端存储器领域的重大进展。
1c DRAM制程节点约为11～12纳米，相较于目前主流的第4代（1a，约14nm）和第5代（1b，约12～13nm）DRAM，1c DRAM具备更高密度、更低功耗和更薄的晶粒厚度，有利于在HBM4中堆叠更多层次的记忆体，从而大幅提升容量与频宽密度。
目前，HBM市场主要由SK海力士和美光主导。SK海力士率先出货基于1b DRAM制成的HBM4样品，并掌握HBM3E（第五代HBM）8层与12层市场，美光则紧随其后。相比之下，三星虽曾向AMD供应HBM3E，但未通过NVIDIA测试，使其在AI记忆体市场的市占受到挑战。
为扭转这一局面，三星从去年起全力投入1c DRAM的研发，并由DRAM开发室长黄相准主导重设计作业。黄相准指出，1c DRAM性能与良率未达标的根本原因在于初期设计架构，强调「不从设计阶段彻底修正，将难以取得进展」。据悉，该案初期因设计团队与制造部门缺乏协作导致进度受阻，此次由高层介入调整设计流程，亦反映三星对重回技术领先地位的决心。
三星还制定了积极的市场反攻策略，计划在下半年供应HBM4样品，并将「客制化HBM」作为新战略核心。HBM4允许将逻辑晶片（logic die）与DRAM堆叠整合，通过晶圆代工制程优化整体架构，以满足不同应用需求。为强化整体效能与整合弹性，三星还导入自研4奈米制程，用于量产搭载于HBM4堆叠底部的逻辑晶片。
值得一提的是，根据报道，SK海力士对1c DRAM的投资相对保守，将重点转向以1b DRAM支援HBM3E与HBM4的量产，预计要到第七代HBM（HBM4E）才会导入1c制程。这突显出三星希望通过更早导入先进制程，在技术节点上抢得先机。若三星能持续提升1c DRAM的良率，不仅有助于缩小与竞争对手的差距，也将强化其在AI与高效能运算市场中的供应能力与客户信任。
此次三星在1c DRAM制程上的突破，不仅是对其自身技术实力的验证，也预示着未来高端存储器市场的竞争格局可能发生新的变化。随着HBM4的量产和应用，三星有望在AI和高性能计算领域占据更为重要的地位。
