2025年6月8日至12日，超大规模集成电路研讨会（Symposium on VLSI Technology and Circuits，简称VLSI）在日本京都成功举办。按照论文第一单位统计，北京大学集成电路学院共有12篇高水平学术论文入选，成为在本届VLSI上国内录用论文最多的高校（technology部分全球高校第一）。研究成果覆盖了先进逻辑器件、新型感存算融合器件与GaN功率器件、以及电路设计与芯片研究等多个领域，相关内容简介如下：
一．先进逻辑器件研究
1.倒装堆叠晶体管的高密度集成验证
当前，晶体管微缩已接近物理极限，集成电路行业正积极探索3D堆叠晶体管和背面互连技术等新型架构。然而，这些先进技术面临着高深宽比工艺难点以及设计复杂性等挑战。倒装堆叠晶体管（FFET）通过自对准地背靠背堆叠正面（FS）NFET和背面（BS）PFET，并结合双面电源/信号互连，可实现高密度的晶体管和互连线集成。在此基础上，为获得完整晶圆级集成结果，经过一年多的打磨，北京大学吴恒研究员-黄如院士团队开发了一系列关键工艺模块，包括晶圆键合、衬底减薄、背面沟道形貌优化以及背面光刻对准校正，成功获得了FFET的关键正反面器件电性，并报道了世界首个背部集成的逻辑晶体管技术。实验结果表明，正面NFET经过翻转表现良好，背面PFET性能优异（最小沟长低至30 nm，SS=73.1 mV/dec，DIBL=24 mV，开关比达107），与正面NFET相当。FFET还展现出天然分离栅结构、约500 mV的多阈值电压可调性以及实现双面CMOS的能力，显著优于传统的单片CFET。这些进展验证了FFET在工艺可实现性、设计灵活性和可扩展性方面的巨大潜力，使其成为超越1纳米逻辑节点的重要候选技术。 该工作以“ First Experimental Demonstration of Dual-sided N/P FETs in Filp FET (FFET) on 300 Mm Wafers for Stacked Transistor Technology in Sub-1nm Nodes”为题发表，是今年VLSI会议在先进逻辑领域（advanced CMOS platform）国内唯一录用论文。博士生葛延栋和褚衍邦为共同学生第一作者，通讯作者是吴恒研究员和黄如院士。该研究成果获得了台积电、三星、应用材料、IBM、IMEC等国际一线企业和研究机构的广泛关注。
2.面向亚1nm节点的倒装堆叠晶体管演进路线图
倒装堆叠晶体管（FFET）可以通过背靠背堆叠正反面n/p型器件，结合双面供电/信号布局，展示了良好的集成密度与拓展潜力。作为一种可演进的器件堆叠平台，FFET具备从鳍式晶体管、环栅晶体管、叉形晶体管到互补堆叠晶体管的倒装堆叠结构的自然过渡能力。 在倒装堆叠晶体管（FFET）器件实验验证的基础上，北京大学吴恒研究员-黄如院士团队针对A2及以下工艺节点面临的功耗、性能与面积（PPA）挑战，提出了三代结构创新：1）完全自对准倒装堆叠晶体管F3ET，实现正反面栅极的自对准，提高设计灵活性并降低栅极互连电阻；2）基于叉形晶体管的完全自对准倒装堆叠晶体管F4ET，并结合嵌入式供电轨（embedded Power Rail）及背面接触（Backside Contact），实现了极致2T标准单元设计；3）基于互补堆叠晶体管的倒装堆叠晶体管CFFET，实现四层晶体管的终极堆叠。同时，研究还拓展至SRAM的微缩路径，基于多种倒装堆叠SRAM架构方案，成功实现了FFET SRAM在A2节点下的同步缩放。该研究构建出一套面向极限尺度的DTCO优化路径，验证了FFET面向亚1nm先进逻辑晶体管微缩的潜力。 该工作以“PPA Scaling of Flip FET Technology Down to A2 Node Enabled by Architecture Innovations”为题在集成电路领域顶级会议2025 VLSI Technology and Circuits Symposium会议上发表，博士生彭莞越、卢浩然为共同第一作者，吴恒研究员为通讯作者。
3.针对高能效计算的新型双面垂直晶体管技术
当前2nm水平围栅器件即将大规模商用，但其也终将面临水平微缩的物理瓶颈。垂直围栅器件（VFET）受益于垂直方向的电流输运，可极大放宽水平微缩的尺寸限制，实现更高集成度；同时还可以进一步减小寄生电容，提升整体电路能效。在人工智能时代的高能效计算（EEC）大背景下，其是后摩尔时代的有利候选技术之一。但源漏不对称性、底部源漏引出造成的面积效率低等劣势也制约了VFET的进一步发展。 北京大学吴恒研究员-黄如院士团队提出了一种全新的双面VFET（DSVFET）架构，巧妙的将底部源漏和引出置于晶圆背部，并结合双面电源和信号线的设计，可有效解决目前VFET的瓶颈问题。在此基础上，通过多项新工艺技术开发，在世界上首次验证了双面VFET的原型器件结构。还进一步开展了全面的DTCO评估，所提出的DSVFET架构在标准单元设计、芯片级别PPA等都显著优于FinFET，可节约39.8%的芯片面积，并实现15%的EDP收益，是未来高能效计算的有力竞争者。 该工作以“ First Demonstration of Symmetric Dual-sided Vertical FET (DSVFET) for Energy Efficient Computing (EEC): From Processes and Devices to Circuits”为题发表，第一作者是博士生刘煜，通讯作者是吴恒研究员。合作单位包含松山湖材料实验室、华东师范大学、北京大学深圳研究生院、上海交通大学和复旦大学。
4.基于FinFET先进工艺的低温CMOS可靠性研究
低温CMOS技术在高性能计算和量子计算中极具应用潜力，然而与常温相比，MOS器件在极低温下存在更严重的热载流子退化(HCD)的可靠性问题，成为制约其发展的关键瓶颈。同时低温HCD与带尾态等低温器件物理效应紧密关联，导致其HCD呈现多物理机制耦合的特征，进一步加大了对低温可靠性研究的挑战。针对以上问题，基于先进FinFET工艺，北京大学王润声教授团队通过改进表征方法，系统解耦了极低温HCD的特性；首次在p型FinFET器件中观测到了极低温HCD过程中的显著额外阈值电压退化现象；通过原子级物理表征手段，发现了漏极Ge原子向沟道定向迁移的新机制；进一步结合第一性原理计算，阐明了Ge迁移通过抑制带尾态效应而引入额外阈值电压退化的物理机制；为厘清极低温HCD特性，优化低温CMOS制造工艺奠定了基础。该工作以“Towards Understanding Cryogenic Reliability in FinFETs under Hot Carrier Stress: New Findings on Ge Migration, and Impacts of Tail States Evolution”为题发表，文章第一作者是博士后董作院和博士生王子瑞，通讯作者为王润声教授、华东师范大学吴幸教授和中科院半导体研究所刘岳阳研究员。
二．新型感存算融合器件与GaN功率器件
1.高耐久高速度的三维堆叠NOR型铁电场效应晶体管阵列
存内学习技术可支持高能效的并行计算和本地模型参数实时更新，对推进边端智能发展有重要意义。但这同时也对存储器提出了更为严苛的需求，包括高密度、高速度、高耐久以及低功耗。新型三维堆叠NOR型铁电场效应晶体管（3D FeNOR）有潜力同时满足上述需求，但面临着耐久性差和擦除速度低的问题。针对这一挑战，北京大学唐克超研究员-黄如院士团队提出并展示了一种综合性能全面优化的3D FeNOR阵列，其沟道面积微缩至0.007μm2，展现出1011的超高耐久、50ns的超快擦除速度以及良好的器件一致性。制备的3D FeNOR器件通过采用铁电层与氧化物沟道的无中间层结构，结合器件设计和操作方法优化，在循环过程中抑制了氧空位缺陷的迁移和产生，有效提升了耐久性指标，相较三维存储器同期水平提升了4个数量级。另外，通过将3D FeNOR的沟道宽度和长度缩小，抑制了沟道渗流路径的产生，实现了50ns的超快擦除速度。最后，团队结合电学测试、材料表征以及器件建模等系统性研究，揭示了耐久退化和擦除速度优化的机理，为进一步优化器件性能提供了设计指导。该工作以“3D NOR-type FeFETs with Record Endurance of 1011, Fast Erase of 50 ns, and Immediate Read-After-Write for In-Memory Learning”为题发表，博士生周粤佳为第一作者，唐克超研究员为通讯作者。
2.面向点云神经网络的单片三维集成存内计算芯片
点云神经网络（PNN）是点云数据处理领域的代表性算法，在自动驾驶等高实时性场景中应用广泛。然而，现有边缘计算平台在部署PNN时面临多重技术挑战：在硬件开销方面，点云降采样过程中高精度欧式距离计算复杂度高、硬件开销大；在数据带宽方面，传统计算系统对原始点云数据和特征权重的访问带宽受限；在计算架构方面，传统阶段式粗粒度架构阻碍系统计算效率提升。针对上述挑战，北京大学蔡一茂教授-黄如院士团队提出并研制了面向点云神经网络的混合单片三维集成（H-M3D）存内计算芯片。通过三维堆叠异构集成2T0C DRAM存算模块与RRAM存算模块，实现对PNN的高效支持。在计算单元层面，设计了2T0C DRAM与RRAM的协同计算单元，高效支持浮点型点云数据的转换操作，可实现INT8-INT5的混合精度量化，同时满足了系统对硬件开销和网络精度的要求。在处理架构层面，提出了逐点式细粒度流水线处理架构，对欧式距离算子和矩阵向量内积算子进行了深度存算优化，有效提升了系统效率。与传统处理芯片相比，H-M3D存内计算原型芯片可实现1.51倍的速度提升和2.56倍的能效提升，为边端高能效点云处理加速器的设计提供新的解决方案。该工作以“A Hybrid Monolithic 3D Integration of 2T0C DRAM and RRAM Chip for High-Precision In-Memory Point Cloud Acceleration with Ultra-Fine-Grained Dataflow”为题发表，博士生高一为第一作者，王宗巍研究员和蔡一茂教授为通讯作者。
3.首个基于FDSOI的像素内计算图像传感器芯片
随着物联网技术的迅猛发展，边缘端传感器产生的数据量急剧增加。如何在终端设备中高效完成数据处理，已成为提升系统性能与能效的关键挑战。近年来，在传感器内部实现特征提取等计算功能的“近传感计算”理念逐渐兴起，能够有效减少数据传输需求，从而显著降低能耗、延迟及带宽压力。针对传统方案需借助外部电路或导致像素面积过大等问题，北京大学集成电路学院研究团队成功研制出一种基于FDSOI（全耗尽绝缘体上硅）单个晶体管的像素内计算图像传感器。该器件结合了FDSOI晶体管的放大特性，实现了高达 5×105 A/W 的超高感光灵敏度。更重要的是，该器件的输出信号同时受光照强度与漏极电压调控，天然具备实现光-电乘法操作的能力，为像素级计算提供了物理基础。基于这一创新型器件，研究团队设计并成功制造出分辨率为 128×128 的图像传感器原型芯片，具备超过1000帧每秒的特征提取能力，并在实验中展示了其在图像压缩等边缘智能应用中的实际潜力。该研究成果以题为 “First Demonstration of 1T FDSOI-based >1000fps Image Sensor with In-pixel Computing”发表，被评选为 Highlight Paper，并荣获 Best Student Paper Award 提名。博士研究生唐楠与于贵海为该论文的共同第一作者，周正助理研究员与黄鹏研究员为共同通讯作者。
4.3kV GaN高压集成电路技术
高压集成电路芯片在消费类电子、数据中心电源、新能源技术、电动汽车、电力传输等领域有极大应用前景。传统的Si集成电路芯片工作电压等级通常在600V以下。宽禁半导体GaN具有更高的临界击穿电场，有望大幅度提升集成电路芯片的工作电压等级。然而，受限于动态电阻退化、表面电场聚集、工艺集成等难题，现阶段的GaN集成电路芯片电压等级通常在1200V以下。北京大学魏进研究员团队研发了基于超结技术的3-kV GaN集成电路技术，攻克了上述系列难题，实现了高压晶体管、高压二极管、低压晶体管/二极管、被动元件等的单芯片集成工艺，大幅度拓展了半导体集成电路芯片的工作电压范围。该工作以“3-kV GaN Smart Power Integration Platform for High-Power-Density Conversion Systems Using Charge-Balanced Superjunction Technology”为题发表，并被选为Demo paper在Reception session进行现场演示。博士生杨俊杰为第一作者，魏进研究员为通讯作者。
三．电路设计与芯片研究
1.基于随机相位调制解调的极低杂散全数字锁相环
分数分频全数字锁相环 (Fractional-N ADPLL) 在现代通信系统和雷达系统中被广泛应用。在基于分频器的ADPLL中，常采用数字时间转换器 (DTC) 来消除残余相位误差。然而DTC的非线性成为分数杂散（fractional spurs）的主要来源。ADPLL中的杂散会导致若干问题，例如增加整体相位噪声、违反频谱模板限制以及降低误差矢量幅度（EVM）性能。已有大量工作致力于降低分数杂散，大多数工作分数杂散水平在-60至-70dBc量级，均需要额外的校正手段，开销大量硬件资源与时间资源。针对以上关键问题，北京大学廖怀林教授团队提出了利用伪随机相位调制解调技术的免校准全数字锁相环，在国际上首次实现了全数字锁相环噪底以下分数杂散表现。团队提出的全数字锁相环利用随机相位调制解调技术，在无需校准的情况下，将DTC非线性与控制码周期性解耦，从原理上抑制分数杂散产生，无需额外的存储资源与时间资源开销。此外，芯片利用重采样技术实现在时间域上相位加和解调，恢复理想相位信息，无需额外增加鉴相器输入范围。该工作以“A calibration-free ADPLL with < -80 dBc fractional spur based on pseudo-random phase modulation”为题发表，文章第一作者是博士生张宁远，通讯作者为廖怀林教授。
2.面向AI处理器的分布式在线功耗管理技术
人工智能处理器能够提高AI计算的性能和能效，但其大规模并行计算带来了更严峻的功耗管理挑战。目前AI处理器主要采用集中式板级供电调节，对于大规模设计而言，分布式功耗管理是一种颇具前景的方法。但在AI计算中仍面临电压下降、稀疏导致的电压裕度冗余和电流分配不平衡的挑战。针对上述挑战，北京大学贾天宇研究员-叶乐教授团队提出了一种面向AI处理器的分布式在线学习稀疏感知的功耗管理技术。其采用事件驱动指数控制的分布式数字低压差稳压器（DLDO）实现快速响应；进一步基于负载稀疏特性动态优化DLDO的环路配置，以缓解电压下降并提升能效；同时提出工作负载驱动的电流平衡机制，显著提高了分布式DLDO的局部供电能力。相比现有技术，该方案实现了两倍以上的电压下降幅度减少，将AI处理器计算能效提升33%，或性能提升22%，展示了分布式功耗管理在鲁棒高效AI计算中的应用前景。该工作以“Distributed Power Management for 22nm AI Processor with Event-driven Exponential Dual-loop LDOs and Online Sparsity-Aware Droop Mitigation”为题发表，博士生董彦池和博士生刘学平为共同第一作者，通讯作者为贾天宇研究员和叶乐教授。
3.基于动态闭环放大器的流水线式SAR ADC芯片
在脑机接口、医疗成像等应用领域中，需要高速高精度的ADC对多通道的模拟信号进行轮询数据读出。流水线式SAR ADC通过级间放大器抑制后级的转换错误，同时支持多级转换并行进行，因此有望同时满足高速和高精度的性能需求，受到了研究者们的广泛关注。流水线式SAR ADC的性能通常取决于级间放大器的设计，传统闭环运算放大器难以兼顾速度和能效，而新兴的动态闭环放大器虽具备能效优势，但在高输出摆幅场景下常面临线性度不足等问题。针对上述挑战，北京大学唐希源研究员团队提出了一种新型动态闭环放大器设计。该设计采用两级放大结构，前级为浮空跨导比例放大器，后级为基于电荷泵的浮空反相放大器，显著拓展了闭环系统的主、次极点频率范围，提升了环路带宽。通过引入浮空电荷泵技术，显著改善了满量程输出摆幅下的增益线性度。同时，通过动态偏置机制对放大器管进行工作状态自适应调节，进一步提升系统的能效比，实现了高速度、高精度与高能效的综合优化。另外，该款芯片中还提出了一种基于系统斩波的自归零技术。相比传统自归零方法，该技术在有效抑制闪烁噪声的同时，避免了额外热噪声的引入，从而提升了ADC整体转换精度。该工作以“An 88.8dB-SNDR 6-MS/s Pipelined SAR ADC with A Closed-Loop Dynamic Amplifier Featuring Highly-Linear Full-Scale Output Swing”为题发表，博士生王宗楠为论文第一作者，通讯作者为唐希源研究员。
4. 可配置的癫痫预测和检测神经网络加速器
癫痫是一种由脑神经元异常放电引发的慢性神经系统疾病，全球患者人数超过6500万。由于癫痫发作具有突发性和不可控性，患者时刻面临着健康风险。可穿戴智能设备对于癫痫患者在非医院环境下的健康监测至关重要。此类设备提供的长期实时癫痫发作监测能显著降低看护成本，同时提升患者的生活质量。北京大学杨玉超教授团队开发了一种可配置的癫痫预测+检测神经网络加速器PANDA。该研究提出了一种轻量级预测+检测癫痫监测框架，在保证高分类性能的同时实现了低计算复杂度。并通过采用时序神经网络分割技术，有效降低了计算延迟与计算量。加速器采用通道优先、输出固定数据流架构，结合激活值跳零技术和通过统计信息优化的权重缓存，显著提升了加速器的能效。此外，通过自定义指令集设计，该加速器具备高度可配置性，可灵活支持不同神经网络的部署。该工作采用了65纳米工艺进行了流片验证。在癫痫监测任务中，芯片实现99%的灵敏度、0.43次/小时的误报率，以及最高3.178TOPS/W的能效表现，达到国际领先水平。该工作以“PANDA: A 3.178 TOPS/W Reconfigurable Seizure Prediction ANd Detection Neural Network Accelerator for Epilepsy Monitoring”为题发表，并被选为Demo paper在Reception session进行现场演示。博士生丘思远为论文的第一作者博士生，通讯作者为杨玉超教授、焦海龙长聘副教授和南方科技大学王文锦副教授。
以上论文的相关研究工作得到了国家基金委创新群体、国家重点研发计划、国家杰出青年基金、国家高层次人次特殊支持计划、国家自然科学基金、高等学校学科创新引智计划等项目的资助，以及国家集成电路产教融合创新平台、微纳电子器件与集成技术全国重点实验室、微电子器件与电路教育部重点实验室、集成电路高精尖创新中心、集成电路科学与未来技术北京实验室等基地平台的支持。
集成电路学院学生汇报讲演工作和获奖情况
VLSI是超大规模集成电路和半导体器件领域里最顶尖的国际会议之一，是展现IC技术最新成果的重要窗口。该会议在国际集成电路/半导体器件的学术界以及工业界均享有很高的学术地位和广泛影响，会议文章不仅需要学术上的创新，更需要体现成果的产业价值和技术前沿性。每年英特尔（Intel）、IBM、三星（Samsung）、IMEC和台积电（TSMC）等国际知名半导体公司都在该会议上发布各自最新研究进展。2025年VLSI会议的主题为“在超大规模集成电路的花园中耕耘：从创新的种子到蓬勃生长”，以下是集成电路学院参会师生和部分校友的合影。
部分参会北大师生及校友合影
