随着2nm量产在即，英特尔、三星、台积电以及IMEC等研究机构都将工艺开发的重点瞄准了新一代工艺技术。进入埃米时代，先进工艺的开发与生产大概率将采用High-NA EUV光刻机，对于High-NA EUV及相关工艺的研究也热了起来。ASML与Imec于3月中宣布签署新的战略合作伙伴协议，重点关注半导体研究与可持续创新。 Imec也与蔡司加强合作，目标指向High-NA EUV及相关工艺的应用与开发。
2nm 工艺竞速
2nm的量产与应用是2025年全球半导体产业一大看点。台积电、英特尔、三星都将交付2nm的时间点订在2025年。
台积电在2025年北美技术研讨会上透露，该公司有望在今年下半年开始大规模生产N2（2nm 级）芯片，将实现所谓的“全节点改进”，首个依赖环绕栅极（GAA）纳米片晶体管的生产技术。与N3E相比，性能提升10%至15%，功耗降低25%至30%，晶体管密度提升15%。产能在年底前有望达到5万片，甚至有机会迈上8万片台阶。
英特尔在此前召开的2025愿景大会上也宣布，其Intel 18A工艺节点已进入风险生产。这是一个关键的生产里程碑，标志着该节点目前处于小批量测试生产运行的早期阶段。英特尔处理器Panther Lake很可能是风险生产的产品。有消息称，在未来举行的2025年VLSI研讨会上，英特尔将详细介绍18A的情况。综合此前释出的资料，18A制造技术是英特尔首个采用环绕栅极（GAA）RibbonFET晶体管并采用PowerVia背面供电网络（BSPDN）的节点。与采用Intel 3工艺技术制造的相同模块相比，Intel 18A制造工艺在相同电压（1.1V）和复杂度下，性能提升25%，在相同频率和1.1V电压下，功耗降低36%。
三星电子的晶圆代工部门财务状况不佳，继2023年录得2万亿韩元的运营亏损后，去年该部门的亏损额预计翻倍至4万亿韩元，2025年可能再亏损3万亿韩元。自全永铉（Jeon Young-hyun）接任半导体部门负责人以来，该公司已放缓资本支出。但是，三星电子并没有放缓对先进工艺的开发。有消息称，三星的新一代自研移动处理器Exynos 2600将采用自家2nm工艺（SF2），目前试产初始良率达到了预计的30%。另有消息称，高通的下一代处理器的代工生产也将再度探索使用双重采购方案 ，利用台积电和三星代工厂的技术来降低生产成本。
伴随2nm工艺的推进，厂商也在提前布局再下一代工艺的开发。据报道，三星电子目标在2027年将1.4nm的SF1.4制程量产。在2025年北美技术研讨会上台积电还透露了计划在2026年底推出A16芯片制程，2028年开始使用A14制程的计划。而根据英特尔代工的最新路线图，Intel 14A（1.4nm级）节点将于2026年投入生产，Intel 10A（1nm级）将于2027年底开始开发或生产。在此情况下，各大厂商对High-NA EUV光刻工艺开发也提上议程。
EUV光刻工艺持续进阶
英特尔是首家购买 High-NA EUV光刻机的芯片厂商。2024年，英特尔在其位于俄勒冈州希尔斯伯勒附近的D1开发工厂安装并开始使用两台ASML High-NA Twinscan EXE:5000 EUV。英特尔工程师 Steve Carson在此前召开的2025年SPIE先进光刻 + 图案会议上透露，已使用这些系统在一个季度内处理了多达3万片晶圆。英特尔工厂的早期结果显示，高数值孔径机器仅用一次曝光和“个位数”的处理步骤就能完成早期机器需要三次曝光和大约40个处理步骤才能完成的工作。
imec也在2025年SPIE 先进光刻+图案会议上展示了在单次曝光High-NA EUV光刻后图案化的20nm间距金属线结构上获得的首个电气测试结果，使用金属氧化物（MOR）负性光刻胶进行单次High-NA EUV图案化后获得的 20nm 间距的金属化线结构表现出 90% 以上的良率。此外，imec 还宣布在其与 ASML 合作的High-NA EUV光刻实验室首次成功利用High-NA EUV光刻机曝光了逻辑和 DRAM 的图案结构。在逻辑图案方面，成功图案化了单次曝光随机逻辑机构，实现了9.5nm 密集金属线（对应 19nm Pitch），将端到端间距尺寸降低至 20nm 以下，还实现了中心间距 30nm 的随机通孔，展现了出色的图案保真度和临界尺寸一致性，并构建了 P22nm 间距的二维特征，显示了新一代光刻技术在二维布线方面的潜力。在 DRAM 领域，成功利用单次曝光图案化了集成 SNLP 和位线外围的 DRAM 设计，展现了High-NA EUV减少曝光次数的能力。
三星是业内首批成功将EUV工艺应用于DRAM生产的公司之一，在 EUV 工艺方面占据优势。但三星目前在1a DRAM的量产竞争中落后于 SK 海力士。为了提升竞争力，三星正积极引进High-NA EUV设备，预计 2025 年中期开始运行其首台High-NA EUV光刻机。据悉，SK 海力士也在购买 High-NA EUV设备，预计 2025 年下半年首批接收这些设备。
同时也有消息称，台积电为了满足2nm的量产需求，也加大了对EUV光刻机的采购力度，其在2024年就订购了30台，并且计划在2025年再订购35台，其中包括High-NA EUV光刻机。此前台积电并未把如此高价格的High-NA EUV作为重点。
EUV 光刻机的迭代蓝图
ASML的标准型数值孔径极紫外光刻机（NA EUV）目前可以打印13.5纳米的关键尺寸，通过单次曝光，可以产生26nm的最小金属间距和25-30nm尖端到尖端的近似互连空间间距，这一尺寸可以进行4/5nm节点制程的生产。然而，业界仍在不断推进先进制程的脚步。
如果想要再进一步提升EUV光刻机的分辨率就要从NA指标上下手。“NA”即光学系统的数值孔径，表示光线的入射角度。使用更大的NA透镜可以打印出更小的特征尺寸，标准EUV使用的是NA=0.33的物镜系统，High-NA EUV使用的是NA=0.55的光学系统。分辨率也由13.5nm提升到了8nm，可以实现16nm的最小金属间距，对于2nm以下制程节点非常有用。
Imec预计，即使对于1nm节点，High-NA EUV系统也能提供解决方案。另外，在生产效率方面，High-NA EUV系统每小时可光刻超过185片晶圆，与已在大批量制造中使用的EUV系统相比还有所增加。ASML还制定了到2025年将High-NA EUV的生产效率提高到每小时220片晶圆的路线图。
除High-NA EUV外，有消息表示，ASML还在计划开发更新一代Hyper-NAEUV光刻机。ASML 前总裁兼首席技术官、现任公司顾问 Martin van den Brink 在2024年的 imec ITF World 的演讲中表示，ASML 计划在 2030 年左右正式推出 Hyper - NA EUV 光刻机，其数值孔径（NA）将达到 0.75，以便实现更高分辨率的图案化及更小的晶体管特征。
从目前人们规划的晶体管技术路线图来看，2030年将进入7埃米（0.7nm）时代，2032年有望演进到5埃米（0.5nm），2036年有望实现2埃米（0.2nm）。这就有必要开发再下一代的EUV光刻机。
如果想要进一步推进光刻设备的进步，比如开发Hyper-NA EUV，增加投影光学元件的数值孔径，将面临更多挑战。一方面，光的偏振问题较为突出，从 0.55NA 左右开始光的偏振就会影响对比度，高于 0.55NA 时偏振会破坏对比度，需要偏振器来避免，但偏振器会阻挡光线、降低能效并增加生产成本。标准EUV Twinscan NXE 售价约为1.83 亿美元。High-NA EUV 的Twinscan EXE的售价约为3.8 亿美元。未来的Hyper-NA EUV的成本预计将会更高。另一方面，光刻胶方面也存在挑战，在 0.55NA 时光刻胶就已经变薄，这将给蚀刻选择性带来更多挑战。
不过，目前 Hyper - NA EUV 光刻机还处于早期开发阶段，距离实际量产和应用还有较长时间，相关技术仍在不断研究和探索中。
